一文解讀：差分晶振的輸出波形

作者： 揚(yáng)興晶振 日期：2022-01-07 瀏覽量：

  常用的差分晶振輸出均屬于方波，輸出功率比較大，驅(qū)動(dòng)能力較強(qiáng)，但諧波分量非常多。這兩種輸出模式是差分晶振的輸出邏輯，兩者的相位剛好相反，因此它們能夠組成更高性能的系統(tǒng)，同時(shí)還能消除共模噪聲。差分輸出(例如PECL， LVDS，HCSL) 可以滿足高速數(shù)據(jù)傳輸，應(yīng)用于高速計(jì)算機(jī)，數(shù)字通信系統(tǒng)，雷達(dá)，測(cè)量?jī)x器，頻率合成器等。

  PECL輸出

  英文：Positive Emitter Coupled Logic

  中文：正射極耦合邏輯電平

  PECL在高速領(lǐng)域內(nèi)一個(gè)非常重要的邏輯電路。它電路速度快，驅(qū)動(dòng)能力小，噪聲小，高頻。但是功耗大，不同的電平不能驅(qū)動(dòng)。如果用低電壓3.3V/2.5V電源，則被稱(chēng)為L(zhǎng)VPECL， 即Low Voltage PECL。

  PECL輸出晶振優(yōu)勢(shì)：

  1.由于大電壓擺動(dòng)，具有非常好的抖動(dòng)性能。

  2.理想應(yīng)用于高速電路。

  3.能夠驅(qū)動(dòng)長(zhǎng)傳輸線。

  PECL輸出晶振缺點(diǎn)：

  1.與單端輸出相比，差分輸出和外部直流偏置會(huì)產(chǎn)生更大的功耗。

  2.與1.8V電源不兼容。

  LVDS 輸出

  英文：Low Voltage Differential Signaling

  中文：低電壓差分信號(hào)

  LVDS輸出是由美國(guó)國(guó)家半導(dǎo)體公司研發(fā)出來(lái)的。CMOS/TTL接口傳送速率不高，距離較短，抗EMI電磁干擾能力較差。然而，LVDS可以解決這些問(wèn)題，速率高，噪聲低，距離遠(yuǎn)，傳輸準(zhǔn)確。LVDS輸出頻率最高可達(dá)到2.1GHz，電壓在1.8~3.3V。

  LVDS輸出的優(yōu)劣點(diǎn)：

  1、由于較小的電壓擺幅(通常約為350mV)，與LV-PECL差分晶振輸出相比功耗更低。

  2、不易受噪音影響。

  3、與CMOS/TTL相比，EMI輻射更低。LVDS的劣勢(shì)是與PECL相比，抖動(dòng)性能降低。

  HCSL 輸出

  英文：High-speed Current Steering Logic

  中文：高速電流驅(qū)動(dòng)邏輯

  HCSL輸出抖動(dòng)最小，功耗較大。以KOAN晶振7.0x5.0mm貼片為例，6腳最高可達(dá)到200MHz，8腳最高可達(dá)到700MHz。

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